Figure 1: PWM signal description

1. Diagrammtyp & Architektur-Kontext

• Klassifikation: Signalverlaufs- / Timing-Diagramm (Hardware-Signalcharakteristik im Zeitbereich).
• Architektur-Kontext: AUTOSAR Classic Platform, Microcontroller Abstraction Layer (MCAL), Modul Pwm (PWM-Treiber, SWS PWMDriver).
• Funktionaler Zweck: Normative Definition der elementaren Signalparameter (Period, Duty Cycle, Polarity) für PWM-Kanäle zur Vermeidung von hardware- bzw. herstellerspezifischen Fehlinterpretationen bezüglich aktiver Phasenlage und Tastverhältnis.

2. Komponenten, Entitäten & Schnittstellen

• Konfigurationsparameter (BSW / Ecuc):
  • PwmPolarity: Definiert den logischen Startpegel des Ausgangssignals zu Beginn jeder Periode (PWM_HIGH oder PWM_LOW).
  • PwmPeriodDefault: Konfigurierter Standardwert für die Signalperiodendauer (T_period).
  • PwmDutycycleDefault: Konfiguriertes Standard-Tastverhältnis zum Startzeitpunkt.
• Datentypen & Schnittstellen-Entitäten:
  • Pwm_ChannelType: Numerische Kanal-Identifikation.
  • Pwm_PeriodType: Takt- bzw. Periodendauer (in Ticks oder Zeiteinheiten abhängig von der MCU-Clock-Konfiguration).
  • Pwm_DutyCycleType (uint16): Festkomma-Repräsentation des Tastverhältnisses, normiert auf den Bereich 0x0000 (0 %) bis 0x8000 (100 %).
• Beziehungen:
  • Das Tastverhältnis (Duty Cycle) bezieht sich immer auf die Zeitspanne vom Periodenbeginn bis zum ersten Flankenwechsel innerhalb des Intervalls [0, Period].
  • Die Polarität entkoppelt den logischen Zustand („aktive Phase“) vom elektrischen Spannungspegel (High/Low).

3. Dynamisches Verhalten & Sequenzablauf

• Signalzyklus bei POLARITY = PWM_HIGH:
  1. Periodenstart (t = 0): Der Signalausgang wechselt deterministisch auf logisch HIGH.
  2. Tastverhältnis-Ende (t = t_duty): Flankenwechsel (Fallende Flanke) von HIGH auf LOW.
  3. Periodenende (t = T_period): Signal verbleibt auf LOW bis zum Zyklusende; automatischer Übergang zum nächsten Periodenstart mit steigender Flanke auf HIGH.
• Signalzyklus bei POLARITY = PWM_LOW:
  1. Periodenstart (t = 0): Der Signalausgang wechselt deterministisch auf logisch LOW.
  2. Tastverhältnis-Ende (t = t_duty): Flankenwechsel (Steigende Flanke) von LOW auf HIGH.
  3. Periodenende (t = T_period): Signal verbleibt auf HIGH bis zum Zyklusende; automatischer Übergang zum nächsten Periodenstart mit fallender Flanke auf LOW.
• Sonderzustände (Grenzwerte):
  • 0\ %\ Duty Cycle (0x0000): Signal nimmt während der gesamten Periode den invertierten Polaritätswert an (keine aktive Phase).
  • 100\ %\ Duty Cycle (0x8000): Signal verbleibt über die gesamte Periode auf dem durch Polarity vorgegebenen Pegel (kein Flankenwechsel).

4. Normative Relevanz & Entwickler-Hinweise

• MCAL-Treiber-Implementierung:
  • Hardware-Timer müssen zwingend auf Edge-Aligned PWM konfiguriert werden (AUTOSAR-Standardmodell setzt linksbündige Ausrichtung voraus, sofern Center-Aligned nicht explizit per MCAL-Erweiterung gekapselt wird).
  • Die Register-Vorladewerte (Shadow Registers / Compare Registers) müssen so berechnet werden, dass Flanken exakt bei $t_{\text{duty}} = \frac{\text{DutyCycle}}{0\text{x}8000} \cdot \text{Period}$ geschaltet werden.
• API-Vertrag (Pwm_SetDutyCycle / Pwm_SetPeriodAndDuty):
  • Laufzeitmodifikationen des Duty Cycles dürfen keine Glitches auf den Ausgangs-Pins verursachen. Der Treiber muss die Pufferregister (Reload-Mechanismus am Periodenüberlauf / Underflow/Overflow-Interrupt) synchronisieren.
  • Unterscheidung zwischen PwmPolarity und PwmIdleState: Die Polarität steuert das Signalverhalten während der aktiven PWM-Generierung. Der IdleState definiert den Pin-Zustand nach Deaktivierung des Kanals via Pwm_DeInit() oder Pwm_SetOutputToIdle().
• Hardware-Invertierung / Treiberstufen:
  • Entwickler von Treibern für Leistungsendstufen (z. B. Low-Side- vs. High-Side-Schalter) müssen die Hardware-Invertierung über den Parameter PwmPolarity im BSW-Generator matchen, damit ein Anstieg des logischen Duty Cycles zu einer proportionalen Leistungssteigerung am Aktor führt.